## 1位半加器
设计一个1位半加器电路，然后在实验板上实现自己设计的逻辑电路，并验证是否正确。

如果不考虑有来自低位的进位，将两个1位二进制数相加，称为半加。实现半加的电路叫做半加器。按照二进制加法运算规则，可以得到如下表所示的半加器真值表。其中，A、B是两个加数，S是相加的和，CO是向高位的进位。将S、CO和A、B的关系写成逻辑表达式则得到：\\ 
 
 S=A’B+AB’=A⊕B \\ 
 CO=AB 

{{ :half-adder.jpg?800 |}} <WRAP centeralign> 1位半加器的符号、真值表以及逻辑构成 </WRAP>

### 1. 知识点
  - 熟悉和掌握FPGA开发流程和Web IDE、Lattice Diamond等FPGA设计工具的使用方法；
  - 通过实验理解基本门构成的组合逻辑电路；
  - 体验半加器的逻辑构成方式；
  - 掌握用Verilog HDL数据流方式描述电路的方法。

### 2. 使用CircuitJS仿真
电路图仿真可以参见[[https://www.eetree.cn/war/circuitjs.html?lang=zh|CircuitJS]]中1位半加器：

{{ :1bithalfadder.mp4 |}} <WRAP centeralign> 用Circuitjs对1位半加器做到仿真 </WRAP>
### 3. 原理图
{{drawio>onebitadder_led.png}}

### 4. Verilog代码
程序清单halfadder.v\\ 
<code verilog>
  module halfadder
    (
      input a,             //第一个加数a
      input b,             //第二个加数b
      output sum,          //显示和的led
      output cout          //显示进位的led
    );
          
    assign sum=a ^ b;     //sum=a⊕b
    assign cout=a & b;	  //cout=ab
  endmodule
  </code>


### 5. 管脚分配
{{ :1bhadder_pin.jpg?800 |}} <WRAP centeralign>1位半加器在Web IDE中的管脚分配 </WRAP>


### 6. 功能验证
  - 打开Lattice Diamond，建立工程。
  - 新建Verilog HDL设计文件，并键入设计代码。
  - 综合并分配管脚，将输入信号(a与b)分配至拨码开关，将输出信号sum,cout分配至板卡上的LED。分配管脚号：a/M7,b/M8,sum/N13,cout/M12
  - 构建并输出编程文件，烧写至FPGA的Flash之中。
  - 拨动拨码开关，观察输出结果。