线网（net）用于表示结构体（如逻辑门）之间的连接。除了trireg之外，所有其他的线网类型都不能保存值，线网的值时由driver决定的，例如由连续赋值驱动或由逻辑门驱动。如果driver没有驱动线网，那么线网的值是z，但是tri0、tri1、trireg除外，tri0将是0，tri1将是1，而trireg将保持之前driver驱动的值。

wire和tri是一样的，具有同样的语法和功能，提供两个名字是用于不同方面的建模：wire用于逻辑门的驱动或连续赋值的驱动，而tri用于多driver驱动。

线逻辑（model wired logic）类型的线网有wor、wand、trior和triand，它们用于解决多个driver驱动同一个线网时出现的逻辑冲突。wor和trior实现线或（or）逻辑，wand和triand实现线与（and）逻辑。

tri0用于表示带有下拉电阻（pulldown）的线网。当没有driver驱动tri0线网时，它的值是0，强度是pull。

线网驱动强度（drive strength）包括：

1. 用于表示0的强度：highz0、supply0、strong0、pull0、weak0。
2. 用于表示1的强度：highz1、supply1、strong1、pull1、weak1。

在Verilog-1995中，由连续赋值驱动而且不是端口的1-bit线网必须声明，用于端口连接的1-bit线网可以不必声明。但是在Verilog-2001中，就去掉了这个限制。

变量是数据存储单元的抽象。变量具有如下特性。

1. 变量将保持每次赋给它的值，直到下一次赋值给它。当过程块被触发时，过程块中的赋值就会改变变量的值。
2. reg、time和integer的初始化值是x，real和realtime的初始化值是0.0。如果使用变量声明赋值（variable declaration assignment，例如reg abc = 1'b0;）,那么就相当于在initial块中使用阻塞赋值。
3. 对reg的赋值是过程赋值，因为reg能够保持每次赋的值，所以它能用于模型硬件寄存器（例如，边沿敏感的触发器或电平敏感的锁存器）。但是reg不只用于模型硬件寄存器，它也用于模型组合逻辑。
4. 除了用于模型硬件，变量也有其他的用途。虽然reg很通用，但是integer和time可以提供更大的方便性和可读性。time变量常和$time函数一起使用。
5. 注意：可以把负值赋给线网和变量，只有integer、real、realtime、reg signed和net signed才能保持符号标志，而time、reg unsigned和net unsigned则把赋给它们的数值都当做无符号数处理。
6. 注意：interger等价于reg signed[31:0],time等价于reg unsigned[63:0]。
7. 注意：real和realtime是等价的，都是64-bit双精度浮点数，只不过realtime变量常和$realtime函数一起使用。
8. 注意：不能对real和realtime使用位索引（bit-select）和部分索引（part-select）。

例子：

integer i = 32'h1234_5678;
time    t = 64'habcd_efab_1234_5678;
$display ("%x, %x", i[15:0], t[63:60]);

标量（scalar）是没有范围声明的1-bit的线网（net）或reg。
向量（vector）是带有范围声明的multi-bit的线网（net）或reg。

例子：
wand w；                              // a scalar net of type "wand"
wire w1, w2;                          // declares two wires
tri [15:0] busa;                      // a three-state 16-bit bus
reg a;                                // a scalar reg
reg [3:0] v;                          // a 4-bit vector reg made up of v[3],
                                      // v[2], v[1], and v[0]
reg signed [3:0] signed_reg;          // a 4-bit vector in range -8 to 7
reg [4:-1] b;                         // a 6-bit vector reg
reg [4:0] x, y, z;                    // declares three 5-bit regs