1bit_data_comparator

1位二进制比较器

1. 实验目的

（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；
（2）通过实验理解基本逻辑门电路；
（3）学习用Verilog HDL数据流级描述基本门电路。

2. 实验任务

设计一个1位二进制数的比较器，然后在实验板上实现自己设计的逻辑电路，并验证是否正确。

3. 实验原理

1位二进制数的比较器，即对输入的两个数进行比较，输出三种结果。当A>B时，Y(A>B)为真。当A<B时，Y(A<B)为真。当A=B时，Y(A=B)为真。由此得到如下表1-4所示的真值表。将Y(A>B)，Y(A=B)，Y(A<B)和A、B的关系写成逻辑表达式则得到：

Y(A<B)=A’B
Y(A=B)=AB+A’B’=A⊙B
Y(A>B)=AB’

4. 逻辑电路

5. 使用CircuitJS仿真

6. Verilog HDL建模描述

1位二进制比较器程序清单comparer1.v

 
  module comparer1
    (
      input wire a,           //定义输入的两个数a、b
      input wire b,
      output wire led1,     //定义三种输出结果对应的led
      output wire led2,
      output wire led3
    );
    assign led1 = (!a)&b;    //a<b
    assign led2 = !(a^b);    //a=b
    assign led3 = a&(!b);    //a>b
  endmodule

### 7. 实验步骤

打开Lattice Diamond，建立工程。
新建Verilog HDL设计文件，并键入设计代码。
综合并分配管脚，将输入信号a、b、分配至拨码开关，将输出信号led1,led2,led3分配至板卡上的LED。a/M7,b/M8,led1/N13,led2/M12,led3/P12
构建并输出编程文件，烧写至FPGA的Flash之中。
按下对应按键/拨动拨码开关，观察输出结果。

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