Verilog的基本组成单元为模组（Module）。

语法（Syntax）
 
模组关键字 模组名 [ ( 端口列表 ) ];
 模组组成项;
endmodule 
模组关键字 = module | macromodule
 
module_word module_name [ ( port_list ) ]; 
 module_items;
endmodule 
module_word = module | macromodule