https://wiki.stepfpga.com/ 2026-06-03T03:33:17+08:00 https://wiki.stepfpga.com/ https://wiki.stepfpga.com/lib/tpl/bootstrap3/images/favicon.ico text/html 2021-09-12T09:20:09+08:00 https://wiki.stepfpga.com/xor_gate/fpga_start?rev=1631409609&do=diff 异或门 - XOR Gate 前面讲到的“或门”是一种包容性的或，两个输入端A、B只要任何一个为高电平或者两个都为高电平，其输出端就为高电平。但也存在这样一种排斥性的“或”，称之为异或，只有其输入端的电平不同（无论哪个信号是高还是低），其输出端才为高电平。异或门非常有用，可以用来比较输入信号。 图1 展示了如何使用4个与非门构成一个异或门。