显示页面 讨论 修订记录 反向链接 本页面只读。您可以查看源文件，但不能更改它。如果您觉得这是系统错误，请联系管理员。 用于代码风格 <code verilog> module beeper ( input clk, output reg speaker ); reg [13:0] cnt; always @(posedge clk) if(cnt >= 15'd27271) cnt <= 15'd0; else cnt <= cnt + 15'd1; always @(posedge clk) if(cnt >= 15'd13136) speaker <= 1'b1; else speaker <= 1'b0; endmodule </code>