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实验1-1_2输入基本门电路 [2017/02/24 16:22] zhijun |
实验1-1_2输入基本门电路 [2017/02/24 16:55] (当前版本) zhijun |
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| <WRAP center 60%> | <WRAP center 60%> | ||
| - | ====== 实验一 基本逻辑门 ====== | + | ====== 实验1.1 基本组合逻辑电路 ====== |
| </WRAP> | </WRAP> | ||
| ===== 1.实验目的 ===== | ===== 1.实验目的 ===== | ||
| - | * 熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法// | + | * 熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法 |
| - | * 通过实验理解基本门电路// | + | * 通过实验理解基本门电路 |
| - | * 掌握用Verilog HDL数据流基本门电路的方法// | + | * 掌握用Verilog HDL数据流基本门电路的方法 |
| ===== 2.实验任务 ===== | ===== 2.实验任务 ===== | ||
| - | 利用Verilog语言实现不同的2输入基本逻辑门。// | + | 利用Verilog语言实现不同的2输入基本逻辑门。 |
| ===== 3.实验原理 ===== | ===== 3.实验原理 ===== | ||
| - | // 与门，或门，与非门，或非门，异或门，同或门真值如下表所示： | + | 与门，或门，与非门，或非门，异或门，同或门真值如下表所示： |
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| + | {{ :2选1选择器逻辑单元真值表.png |}} | ||
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| + | 原理图如下所示： | ||
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| + | {{ :2选1输入电路原理图.png |}} | ||
| - | // | ||
| ===== 4.Verilog HDL建模描述 ===== | ===== 4.Verilog HDL建模描述 ===== | ||
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| ==== 仿真程序清单gates_tb.v ==== | ==== 仿真程序清单gates_tb.v ==== | ||
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| + | <code verilog> | ||
| + | //******************************************************** | ||
| + | // | ||
| + | // Copyright(c)2016, STEP FPGA | ||
| + | // All rights reserved | ||
| + | // | ||
| + | // File name : gates_tb.v | ||
| + | // Module name : gates_tb | ||
| + | |||
| + | // Author : STEP | ||
| + | // Email : info@stepfpga.com | ||
| + | // Data : 2016/08/19 | ||
| + | |||
| + | // Version : V1.0 | ||
| + | // Description : testbench module | ||
| + | // | ||
| + | // Modification history | ||
| + | // ---------------------------------------------------------------------------- | ||
| + | // Version Data(2016/08/19) V1.0 | ||
| + | // Description | ||
| + | // | ||
| + | //******************************************************** | ||
| + | // | ||
| + | // | ||
| + | //******************* | ||
| + | //DEFINE MODULE PORT | ||
| + | //******************* | ||
| + | `timescale 1ns/100ps | ||
| + | module gates_tb; | ||
| + | |||
| + | reg a,b; | ||
| + | wire [5:0] led; | ||
| + | initial | ||
| + | begin | ||
| + | a=0; | ||
| + | b=0; | ||
| + | #50; | ||
| + | a=0; | ||
| + | b=1; | ||
| + | #50; | ||
| + | a=1; | ||
| + | b=0; | ||
| + | #50; | ||
| + | a=1; | ||
| + | b=1; | ||
| + | #50; | ||
| + | end | ||
| + | gates gates_tb_uut( | ||
| + | .a (a), | ||
| + | .b (b), | ||
| + | .led (led), | ||
| + | .empty () | ||
| + | ); | ||
| + | endmodule | ||
| + | |||
| + | </code> | ||