差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 后一修订版 | 前一修订版 | ||
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抽象级别 [2018/08/17 11:20] group001 创建 |
抽象级别 [2018/09/13 11:15] (当前版本) group001 |
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| - | Verilog可以在三种抽象级别上进行描述：行为级模型、RTL级模型和门级模型。 | + | Verilog可以在三种抽象级别上进行描述：行为级模型、RTL级模型和门级模型。\\ |
| 行为级（behavior level）模型的特点如下。 | 行为级（behavior level）模型的特点如下。 | ||
| -它是比较高级的模型，主要用于testbench。 | -它是比较高级的模型，主要用于testbench。 | ||
| 行 24: | 行 24: | ||
| -综合出门级模型，对应于实际电路的逻辑实现。\\ | -综合出门级模型，对应于实际电路的逻辑实现。\\ | ||
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| + | <code verilog> | ||
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| 例子：行为级或RTL级的MUX。\\ | 例子：行为级或RTL级的MUX。\\ | ||
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| 行 42: | 行 44: | ||
| endmodule | endmodule | ||
| + | </code> | ||