显示页面 讨论 修订记录 反向链接 本页面只读。您可以查看源文件，但不能更改它。如果您觉得这是系统错误，请联系管理员。 == 拼接位运算符 == 在 Verilog 中有一个特殊的运算符，就是我们的位拼接运算符。用这个运算符可以把两个或多个信号的某些位拼接起来进行运算操作。如下。{{ ::拼接运算符.png?400 |}} \\ 例子：连接操作。 {a, b[3:0], w, 3'b101} 等价于 {a, b[3], b[2], b[1], b[0], w, 1'b1, 1'b0, 1'b1}