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脉冲发生器 [2016/06/13 15:00] anran [工作原理] |
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| - | =====脉冲发生器===== | ||
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| - | ====硬件平台==== | ||
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| - | - [[STEP-MXO2第一代]] | ||
| - | - [[STEP-Baseboard]] | ||
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| - | ====设计要求==== | ||
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| - | - 掌握Verilog子模块的调用 | ||
| - | - 掌握PWM和脉冲发生的原理 | ||
| - | - 基于[[STEP-Baseboard]]平台实现脉冲发生器的设计，周期可调，占空比可调 | ||
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| - | ====工作原理==== | ||
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| - | 脉冲发生器是信号发生器的一种，是周期和占空比均可调的矩形脉冲的发生器。 | ||
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| - | 周期：在数字信号的领域中是信号变化的过程中，某段波形重复出现，其某一次开始至结束的这段时间就称为“周期"。 | ||
| - | 占空比：是在一串理想的脉冲系列中，正脉冲的持续时间与脉冲周期的比值。例如在下图中t为正脉冲的持续时间，T为脉冲周期，占空比为t/T。 | ||
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| - | {{:占空比.jpg |占空比}} | ||
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| - | 序列检测就是将一个指定的序列从数字码流中识别出来，是时序数字电路中非常常见的设计之一。 | ||
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| - | FPGA做序列检测的方法有很多，可以使用以为寄存器实现，也可以使用状态机实现。使用移位寄存器实现设计非常简单，利用移位寄存器将输入信号循环锁存，然后通过将移位寄存器中的数据与指定的序列比对，输出序列检测的结果，这里我们不在详细介绍，重点介绍使用状态机实现序列检测。 | ||
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| - | 考虑到检测出的相邻序列可能是重叠的，使用状态机实现序列检测的复杂度与指定序列的长度及重复度相关，但是方法都是一样的，首先我们要将需要设计的逻辑功能使用状态转换图实现，然后再将状态转换图转换为设计代码。 | ||
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| - | 本设计的功能是在输入信号中检测101的序列，使用状态机至少需要三个状态，分别对指定序列101的三位逻辑状态。 | ||
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| - | ====硬件连接==== | ||
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| - | 为了方便我们在硬件平台上更直观的观察，我们使用25MHz时钟晶振分频产生1Hz的信号作为序列检测的时钟，同时使用LED灯LD1指示1Hz信号，按键信号作为序列检测的信号输入，LED灯LD2作为序列检测的输出指示。 | ||
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| - | {{ :按键硬件图.jpg |按键硬件图}} | ||
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| - | {{ :led电路连接.jpg |LED电路连接}} | ||
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| - | ====代码设计==== | ||
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| - | ===设计文件=== | ||
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| - | {{ :序列检测状态转移图.jpg |序列检测状态转移图}} | ||
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| - | 为了得到1Hz的信号，我们设计了25位的计数器cnt进行0.5s周期的循环计数，同时clk_1hz信号进行翻转，这样就得到了序列检测的时钟信号，然后再以序列检测的时钟信号为触发条件进行状态机的控制最终实现序列检测。 | ||
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| - | 首先是计数器的设计，计数器的计数范围为0~CNT_NUM-1，设计文件代码中我们定义参数CNT_NUM为12500000，但是在仿真文件调用设计文件时，为了方便仿真，我们会将参数CNT_NUM重新赋值为5. | ||
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| - | <code verilog> | ||
| - | reg [24:0] cnt = 25'd0; | ||
| - | always@(posedge clk or negedge rst_n) begin | ||
| - | if(!rst_n) begin | ||
| - | cnt <= 25'd0; | ||
| - | clk_1hz <= 1'b0; | ||
| - | end else if(cnt>=(CNT_NUM-1)) begin | ||
| - | cnt <= 25'd0; | ||
| - | clk_1hz <= ~clk_1hz; | ||
| - | end else begin | ||
| - | cnt <= cnt + 25'd1; | ||
| - | end | ||
| - | end | ||
| - | </code> | ||
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| - | 然后按照状态机的状态转移图实现状态机的设计。 | ||
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| - | <code verilog> | ||
| - | reg[1:0]state; | ||
| - | always @(posedge clk_1hz or negedge rst_n) begin | ||
| - | if(!rst_n) begin | ||
| - | state<=s0; | ||
| - | vout<=0; | ||
| - | end else case(state) | ||
| - | s0: begin | ||
| - | if(vin==0) begin state<=s0;vout<=0; end | ||
| - | else begin state<=s1;vout<=0; end | ||
| - | end | ||
| - | s1: begin | ||
| - | if(vin==0) begin state<=s2;vout<=0; end | ||
| - | else begin state<=s1;vout<=0; end | ||
| - | end | ||
| - | s2: begin | ||
| - | if(vin==0) begin state<=s0;vout<=0; end | ||
| - | else begin state<=s1;vout<=1; end | ||
| - | end | ||
| - | default:state<=s0; | ||
| - | endcase | ||
| - | end | ||
| - | </code> | ||
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| - | 我们在设计中将序列检测的时钟信号设计为1Hz，并且使用LED指示序列检测的时钟信号的变化，方便在板子上按键及观察输出的情况。 | ||
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| - | ===测试文件=== | ||
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| - | 测试文件中我们需要对设计文件中的参数CNT_NUM进行重新赋值，同时对vin信号每400ns（序列检测时钟 = 系统时钟周期*分配系数*2 = 40*5*2 = 400ns）间隔取随机值。 | ||
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| - | <code verilog> | ||
| - | always vin = # 400 $random; | ||
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| - | wire clk_1hz,vout; | ||
| - | Serial_Detect # | ||
| - | ( | ||
| - | .CNT_NUM(CNT_NUM) | ||
| - | ) | ||
| - | Serial_Detect_uut | ||
| - | ( | ||
| - | .clk(sys_clk), | ||
| - | .rst_n(sys_rst_n), | ||
| - | .vin(vin), | ||
| - | .clk_1hz(clk_1hz), | ||
| - | .vout(vout) | ||
| - | ); | ||
| - | </code> | ||
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| - | 引脚分配如下： | ||
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| - | ^ 管脚名称 | clk| rst_n | vin |clk_1hz |vout | | ||
| - | ^ FPGA管脚 | C1 | A2 |B7 |A3 |A7 | | ||
| - | ====仿真结果==== | ||
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| - | {{:序列检测仿真.jpg|序列检测仿真}} | ||
| - | ====资源报告==== | ||
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| - | ^ 资源 | 数量 | 比例 | 说明 | | ||
| - | ^ LUTs | 39 | 3% | | | ||
| - | ^ 寄存器 | 28 | 2% | | | ||
| - | ^ 存储器 | 0 | 0% | | | ||
| - | ^ IO管脚 | 5 | | | | ||
| - | ^ 时钟频率 | 25MHz | | | | ||
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| - | ====知识点==== | ||
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| - | * 分频设计 | ||
| - | * 时序控制 | ||
| - | * 简单状态机 | ||
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| - | ====参考文档==== | ||
| - | * {{:machxo2familydatasheet.pdf|Lattice MachXO2数据手册}} | ||
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| - | ====相关文档==== | ||
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| - | ^ **文件名称** | **功能** | | ||
| - | ^ **[[Serial_Detect.v]]** | **流水灯** | | ||
| - | ^ **[[Serial_Detect_test.v]]** | **测试文件** | | ||