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--- 1bithalfadd [2021/09/12 10:42]
gongyu
+++ 1bithalfadd [2021/10/02 13:27] (当前版本)
gongyu
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 ## 1位半加器
-{{ :halfadd.jpg?800 |}}
-电路图仿真可以参见[[https://www.eetree.cn/war/circuitjs.html?lang=zh|CircuitJS]]中1位半加器
-### 1. 实验目的
-  * （1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；
-  * （2）通过实验理解基本门电路；
-  * （3）掌握用Verilog HDL数据流方式描述电路的方法。
-### 2. 实验任务
 设计一个1位半加器电路，然后在实验板上实现自己设计的逻辑电路，并验证是否正确。
-### 3. 实验原理
 如果不考虑有来自低位的进位，将两个1位二进制数相加，称为半加。实现半加的电路叫做半加器。按照二进制加法运算规则，可以得到如下表所示的半加器真值表。其中，A、B是两个加数，S是相加的和，CO是向高位的进位。将S、CO和A、B的关系写成逻辑表达式则得到：\\
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  CO=AB
-{{:1位半加器真值表.png?nolink&300|}} \\
+{{ :half-adder.jpg?800 |}} <WRAP centeralign> 1位半加器的符号、真值表以及逻辑构成 </WRAP>
-### 4. 逻辑电路（使用与非门和异或门构成)
+### 1. 知识点
-{{::逻辑电路.png?nolink&400|}}
+  - 熟悉和掌握FPGA开发流程和Web IDE、Lattice Diamond等FPGA设计工具的使用方法；
+  - 通过实验理解基本门构成的组合逻辑电路；
+  - 体验半加器的逻辑构成方式；
+  - 掌握用Verilog HDL数据流方式描述电路的方法。
-### 5. 使用CircuitJS仿真
+### 2. 使用CircuitJS仿真
+电路图仿真可以参见[[https://www.eetree.cn/war/circuitjs.html?lang=zh|CircuitJS]]中1位半加器：
-### 5. Verilog HDL建模描述
+{{ :1bithalfadder.mp4 |}} <WRAP centeralign> 用Circuitjs对1位半加器做到仿真 </WRAP>
+### 3. 原理图
+{{drawio>onebitadder_led.png}}
+### 4. Verilog代码
 程序清单halfadder.v\\
 <code verilog>
   module halfadder
     (
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   </code>
-### 6. 实验流程
+### 5. 管脚分配
+{{ :1bhadder_pin.jpg?800 |}} <WRAP centeralign>1位半加器在Web IDE中的管脚分配 </WRAP>
+### 6. 功能验证
   - 打开Lattice Diamond，建立工程。
   - 新建Verilog HDL设计文件，并键入设计代码。