差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 | ||
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4bits_adder_seg [2021/10/09 16:44] gongyu [3. Verilog代码] |
4bits_adder_seg [2021/10/09 16:54] (当前版本) gongyu [2. 硬件连接] |
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| 行 12: | 行 12: | ||
| ### 2. 硬件连接 | ### 2. 硬件连接 | ||
| - | {{drawio>4bitsadder_seg.png}} | + | {{drawio>4bitsadder_seg.png}} <WRAP centeralign> 小脚丫FPGA用于实现4位加法器并结果输出的连接示意图 </WRAP> |
| ### 3. Verilog代码 | ### 3. Verilog代码 | ||
| 行 326: | 行 327: | ||
| ### 4. 管脚分配 | ### 4. 管脚分配 | ||
| + | {{ :4bitsadder_pinout.jpg |}} <WRAP centeralign> 用数码管显示结果的4位加法器的管脚分配图 </WRAP> | ||
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| ### 5. 功能验证 | ### 5. 功能验证 | ||