差别
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| 后一修订版 | 前一修订版 | ||
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and_gate:fpga_start [2021/09/12 09:12] gongyu 创建 |
and_gate:fpga_start [2021/09/12 09:14] (当前版本) gongyu |
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| 行 3: | 行 3: | ||
| 顾名思义，一个与门如果其所有的输入端都为高电平的时候，其输出为高电平。图1 为2输入与门的符号，表1 为与门的真值表。 | 顾名思义，一个与门如果其所有的输入端都为高电平的时候，其输出为高电平。图1 为2输入与门的符号，表1 为与门的真值表。 | ||
| - | {{ andgatesymbol.png }}<WRAP centeralign>图1 一个与门</WRAP> | + | {{ :and_gate:andgatesymbol.png }}<WRAP centeralign>图1 一个与门</WRAP> |
| - | {{ andgatetruetable.png }}<WRAP centeralign>表1 一个与门的真值表</WRAP> | + | {{ :and_gate:andgatetruetable.png }}<WRAP centeralign>表1 一个与门的真值表</WRAP> |
| - [[https://www.electronicshub.org/digital-logic-and-gate/|逻辑与门]] | - [[https://www.electronicshub.org/digital-logic-and-gate/|逻辑与门]] | ||
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