Verilog里面可以定义事件(event)，可以对testbench里面的信号进行监测，满足事件触发条件就触发事件并引发相应的处理，Verilog里面的event只用于仿真，不能综合。

与Verilog里的事件相关的语法如下：

定义一个事件：

event reset_trigger;

触发事件：

10 -> reset_trigger;