显示页面 讨论 修订记录 反向链接 本页面只读。您可以查看源文件，但不能更改它。如果您觉得这是系统错误，请联系管理员。 Verilog的基本组成单元为模组（Module）。\\ <code verilog> 语法（Syntax） 模组关键字 模组名 [ ( 端口列表 ) ]; 模组组成项; endmodule 模组关键字 = module | macromodule module_word module_name [ ( port_list ) ]; module_items; endmodule module_word = module | macromodule