差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 后一修订版 | 前一修订版 | ||
|
module [2018/09/13 17:33] group001 创建 |
module [2018/09/14 08:35] (当前版本) group001 |
||
|---|---|---|---|
| 行 3: | 行 3: | ||
| Verilog HDL程序的书写格式自由,一行可以写几个语句,一个语句也可以分写多行。\\ | Verilog HDL程序的书写格式自由,一行可以写几个语句,一个语句也可以分写多行。\\ | ||
| 除了endmodule语句外,每个语句和数据定义的最后必须有分号。\\ | 除了endmodule语句外,每个语句和数据定义的最后必须有分号。\\ | ||
| - | 可以用/…../和//…….对Verilog HDL程序的任何部分作注释。一个好的,有使用价值的源程序都应当加上必要的注释,以增强程序的可读性和可维护性。\\ | + | 模块的结构： |
| + | module <模块名> (<端口列表>) | ||
| + | <I/O说明> | ||
| + | <内部信号声明> | ||
| + | <功能定义> | ||
| + | endmodule | ||
| + | \\ | ||
| + | 模块的端口定义： | ||
| + | 模块的端口声明了模块的输入输出口。如 | ||
| + | module 模块名(口1,口2,口3,口4,......) | ||
| + | \\ | ||
| + | 模块的内容： | ||
| + | I/O说明 | ||
| + | 输入口(input 端口名1，端口名2，……端口名n) | ||
| + | 输出口(output 端口名1，端口名2，……端口名n) | ||
| + | I/O\说明也可以卸载端口声明语句中: module module_name(input port1,input port2,…output port1,output port2…) | ||