显示页面 讨论 修订记录 反向链接 本页面只读。您可以查看源文件，但不能更改它。如果您觉得这是系统错误，请联系管理员。 Verilog HDL程序是由模块构成的。每个模块的内容都是嵌在module和endmodule两个语句之间。每个模块实现特定的功能。模块可以进行层次嵌套。\\ 每个模块要进行端口定义,并说明输入输出口,然后对模块的功能进行行为逻辑描述。\\ Verilog HDL程序的书写格式自由,一行可以写几个语句,一个语句也可以分写多行。\\ 除了endmodule语句外,每个语句和数据定义的最后必须有分号。\\