差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 后一修订版 | 前一修订版 | ||
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stepmxo2-lab17 [2018/08/29 09:06] group001 创建 |
stepmxo2-lab17 [2022/08/26 10:21] (当前版本) zhijun [Verilog HDL建模描述] |
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|---|---|---|---|
| 行 21: | 行 21: | ||
| module divide # | module divide # | ||
| ( //parameter是verilog里参数定义 | ( //parameter是verilog里参数定义 | ||
| - | parameter WIDTH = 24, //计数器的位数，计数的最大值为 2**(WIDTH-1) | + | parameter WIDTH = 24, //计数器的位数，计数的最大值为 2**WIDTH-1 |
| - | parameter N = 12_000_000 //分频系数，请确保 N<2**(WIDTH-1)，否则计数会溢出 | + | parameter N = 12_000_000 //分频系数，请确保 N<2**WIDTH-1，否则计数会溢出 |
| ) | ) | ||
| ( | ( | ||
| 行 91: | 行 91: | ||
| =====实验步骤===== | =====实验步骤===== | ||
| - | - 1.打开Lattice Diamond，建立工程。 | + | - 打开Lattice Diamond，建立工程。 |
| - | - 2.新建Verilog HDL设计文件，并键入设计代码。 | + | - 新建Verilog HDL设计文件，并键入设计代码。 |
| - | - 3.根据逻辑综合并分配管脚，在本实验中引脚分配如下：clk---C1,rst_n---L14,clkout---N13 | + | - 根据逻辑综合并分配管脚，在本实验中引脚分配如下：clk---C1,rst_n---L14,clkout---N13 |
| - | - 4.如果仿真无误，构建并输出编程文件，烧写至FPGA的Flash之中。 | + | - 如果仿真无误，构建并输出编程文件，烧写至FPGA的Flash之中。 |
| - | - 5.观察输出结果。 | + | - 观察输出结果。 |