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--- stepmxo2-lab1 [2018/08/28 15:17]
group001
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-=====实验目的=====
-  * （1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；
-  * （2）通过实验理解基本门电路；
-  * （3）掌握用Verilog HDL数据流方式描述电路的方法。
-=====实验任务=====
-设计一个1位半加器电路，然后在实验板上实现自己设计的逻辑电路，并验证是否正确。
-=====实验原理=====
-如果不考虑有来自低位的进位，将两个1位二进制数相加，称为半加。实现半加的电路叫做半加器。按照二进制加法运算规则，可以得到如下表所示的半加器真值表。其中，A、B是两个加数，S是相加的和，CO是向高位的进位。将S、CO和A、B的关系写成逻辑表达式则得到：\\
- S=A’B+AB’=A⊕B \\
- CO=AB
-{{:1位半加器真值表.png?nolink&300|}} \\
-=====逻辑电路（使用与非门和异或门构成）=====
-{{::逻辑电路.png?nolink&400|}}
-=====Verilog HDL建模描述=====
-程序清单halfadder.v\\
-  module halfadder
-    (
-      input a,             //第一个加数a
-      input b,             //第二个加数b
-      output sum,          //显示和的led
-      output cout          //显示进位的led
-    );
-    assign sum=a ^ b;     //sum=a⊕b
-    assign cout=a & b;	  //cout=ab
-  endmodule
-=====实验流程=====
-  - 打开Lattice Diamond，建立工程。
-  - 新建Verilog HDL设计文件，并键入设计代码。
-  - 综合并分配管脚，将输入信号(a与b)分配至拨码开关，将输出信号sum,cout分配至板卡上的LED。分配管脚号：a/M7,b/M8,sum/N13,cout/M12
-  - 构建并输出编程文件，烧写至FPGA的Flash之中。
-  - 拨动拨码开关，观察输出结果。