差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 | |||
|
stepmxo2-lab22 [2021/08/18 08:42] gongyu |
stepmxo2-lab22 [2021/08/18 08:42] (当前版本) gongyu [实验原理] |
||
|---|---|---|---|
| 行 17: | 行 17: | ||
| 由题目给出的要求可以分析组合逻辑电路一是一个全加器电路；组合逻辑电路二和组合逻辑电路三加上JK触发器组成了加法超前进位电路，D-A是储存结果的寄存器。\\ | 由题目给出的要求可以分析组合逻辑电路一是一个全加器电路；组合逻辑电路二和组合逻辑电路三加上JK触发器组成了加法超前进位电路，D-A是储存结果的寄存器。\\ | ||
| 顶层模块由4个模块组成：\\ | 顶层模块由4个模块组成：\\ | ||
| - | Shift U1模块；输入的串行寄存器，把输入的串行数据转换成并行数据寄存\\ | + | * Shift U1模块；输入的串行寄存器，把输入的串行数据转换成并行数据寄存\\ |
| - | Adder U2模块：一位的二进制全加器模块，输入的进位信号由超前进位逻辑产生\\ | + | * Adder U2模块：一位的二进制全加器模块，输入的进位信号由超前进位逻辑产生\\ |
| - | Ahead U3模块：超前进位逻辑，根据题目要求用JK触发器产生超前进位\\ | + | * Ahead U3模块：超前进位逻辑，根据题目要求用JK触发器产生超前进位\\ |
| - | Shift U4模块：一位全加器输出再移位输出保存在4位寄存器中 | + | * Shift U4模块：一位全加器输出再移位输出保存在4位寄存器中 |
| ### Verilog HDL建模描述 | ### Verilog HDL建模描述 | ||