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stepmxo2-lab5 [2018/08/28 15:38] group001 创建 |
stepmxo2-lab5 [2021/10/03 01:36] (当前版本) gongyu [实验原理] |
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| 行 1: | 行 1: | ||
| =====实验目的===== | =====实验目的===== | ||
| - | * （1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法； | + | * 熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法； |
| - | * （2）通过实验理解基本逻辑门电路； | + | * 通过实验理解基本逻辑门电路； |
| - | * （3）学习用Verilog HDL数据流级描述基本门电路。 | + | * 学习用Verilog HDL数据流级描述基本门电路。 |
| =====实验任务===== | =====实验任务===== | ||
| 设计一个4变量多数表决器，在4个输入中A代表2，B、C、D分别代表1，当输入数值大于或等于3时，输出为高电平，否则，输出为低电平。 | 设计一个4变量多数表决器，在4个输入中A代表2，B、C、D分别代表1，当输入数值大于或等于3时，输出为高电平，否则，输出为低电平。 | ||
| 行 11: | 行 11: | ||
| - | {{::4变量多数表决器真值表.png?nolink&300|}} \\ | + | {{ ::4变量多数表决器真值表.png?nolink&300 |}} \\ |
| =====逻辑电路===== | =====逻辑电路===== | ||
| - | {{:逻辑电路4变量多数表决器.png?nolink&400|}} | + | {{ :逻辑电路4变量多数表决器.png?nolink&400 |}} |
| =====Verilog HDL建模描述===== | =====Verilog HDL建模描述===== | ||
| 4变量多数表决器程序清单voter4.v\\ | 4变量多数表决器程序清单voter4.v\\ | ||
| + | <code verilog> | ||
| + | |||
| + | |||
| module voter4 | module voter4 | ||
| ( | ( | ||
| 行 26: | 行 29: | ||
| assign led = (a&b)|(a&c)|(a&d)|(b&c&d); //根据逻辑表达式赋值 | assign led = (a&b)|(a&c)|(a&d)|(b&c&d); //根据逻辑表达式赋值 | ||
| endmodule | endmodule | ||
| + | </code> | ||
| =====实验步骤===== | =====实验步骤===== | ||
| - 打开Lattice Diamond，建立工程。 | - 打开Lattice Diamond，建立工程。 | ||