差别

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--- test [2019/03/20 14:51]
admin 移除
+++ test [2021/05/24 16:34] (当前版本)
anran 创建
@@ 行 1: / 行 1: @@
-- asdf
+<code verilog>
+module pwm (
+    input clk,
+    input [7:0] pwm_in,
+    output pwm_out
+);
+reg [7:0] cnt;
+always @(posedge clk) cnt <= cnt + 1'b1;  //计数器
+assign pwm_out = (pwm_in > cnt);          //比较器
+endmodule
+</code>