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verilog语法结构 [2018/08/20 10:38] group001 创建 |
verilog语法结构 [2018/09/11 09:19] (当前版本) group001 |
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| 行 7: | 行 7: | ||
| Verilog 是一种用于数字逻辑电路设计的语言，我们以数字电路中最简单的与门为例，来作为入门学习的第一个程序。与门的 Verilog 代码如下。 | Verilog 是一种用于数字逻辑电路设计的语言，我们以数字电路中最简单的与门为例，来作为入门学习的第一个程序。与门的 Verilog 代码如下。 | ||
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| + | <code verilog> | ||
| + | |||
| module yumen | module yumen | ||
| ( | ( | ||
| 行 19: | 行 21: | ||
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| endmodule | endmodule | ||
| + | </code> | ||
| 下面我们就来简单的介绍一下这个代码，在这个代码中，a 和 b 是与门的输入，c 是与门的输出，也就是说，该代码实现了一个 2 输入的与门电路。这里我们需要说明的是，大家不必过分去苛求细节的语法，只要着眼于基本程序框架就行。通过上面的程序我们给大家总结如下： | 下面我们就来简单的介绍一下这个代码，在这个代码中，a 和 b 是与门的输入，c 是与门的输出，也就是说，该代码实现了一个 2 输入的与门电路。这里我们需要说明的是，大家不必过分去苛求细节的语法，只要着眼于基本程序框架就行。通过上面的程序我们给大家总结如下： | ||
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| - | * Verilog HDL 程序是由模块构成的，每个模块的内容都是嵌在 module 和 endmodule两个语句之间。 | + | * Verilog HDL 程序是由模块构成的，每个模块的内容都是嵌在 module 和 endmodule两个语句之间。 |
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| - | * 每个模块要进行端口定义，并说明输入输出口，然后对模块的功能进行行为逻辑描述。 | + | * 每个模块要进行端口定义，并说明输入输出口，然后对模块的功能进行行为逻辑描述。 |
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| - | * Verilog HDL 程序的书写格式自由，一行可以写几个语句，一个语句也可以分写多行。 | + | * Verilog HDL 程序的书写格式自由，一行可以写几个语句，一个语句也可以分写多行。 |
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| - | * 除了 endmodule 语句外，每个语句和数据定义的最后必须有分号。 | + | * 除了 endmodule 语句外，每个语句和数据定义的最后必须有分号。 |
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| 编译软件的使用见[[软件安装及配置|软件安装]]。 | 编译软件的使用见[[软件安装及配置|软件安装]]。 | ||